PROTO-276：基于Verilog的高频全数字锁相环（ADPLL）时钟相位差分校构件
标准名称：吉赫兹级全数字锁相环（ADPLL）时钟异轨传输相位差分校正与亚稳态硬件闭锁构件
技术领域：硬件逻辑设计 / 跨时钟域编译安全 / 信号完整性固化
工程落地与控制逻辑 (Verilog ADPLL 相位校正网闸)
Verilog
// PROTO-276 高频 ADPLL 时钟相位差分校正组件
module hcos_proto_276_adpll_core (
input wire clk_ref, // 外部超距同步参考时钟输入
input wire rst_n, // 芯片全局硬复位
input wire [15:0] tdc_phase_error, // 时间数字转换器(TDC)采样的离散相位差
input wire [15:0] skew_threshold, // 允许的极大相位畸变红线门限
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