PROTO-004：多模态信号时序硬咬合对齐器
标准名称：异构多通道信号（碳/硅/能量）全数字全相锁环时序重叠选通对齐器
技术领域：跨多时钟域编译（CDC）/ 时序收敛约束 / 异步时钟相位锁相
Verilog 硬件层级时序约束规范（SDC 格式）：
Tcl
# 锁死多模态时序咬合输入总线路径延迟，强制拉平跨时钟域相位差
set_input_delay -clock sys_clk_core -max 1.200 [get_ports {carbon_data_bus[*]}]
set_input_delay -clock sys_clk_core -max 1.200 [get_ports {silicon_data_bus[*]}]
set_input_delay -clock sys_clk_core -max 1.200 [get_ports {energy_data_bus[*]}]
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